回数	第９回	課題	ＨＤＬ言語の導入
目的	Verilog-HDLにより論理合成を行う手順を習得し、HDL言語による記述から 回路を合成し、CPLDに実装するまでの手順を理解する。
到達目標	（１）　開発環境を実装し、MaxPlus�UAdvanced Synthesisを動作させる。[実習チェックポイント1]
	（２）  練習用のMUX.vファイルを入力し、論理合成してMUX.edfファイルを作成する。[実習CP2]
	（４）　1bit×２入力を切り替えるMUXを作成し、SWでLEDに切り替え表示させる。[実習CP4]
	（５）　4bitフルアダーに、４ビットSWと４ビットのカウンタの値を加算する課題回路を動作させる[CP5]
	（６）　CP5の課題回路を、DIP-SWで、カウントアップ／カウントダウンで切り替え動作させる[CP6]
作業手順	（１）　MAX+PLUS�Uの資料を参考にして、開発環境を動作させる。
	（２）　CP2〜CP4までは、練習用のプロジェクトを新規作成して、動作させる。CP5から別の「練習用プロジェクト」とする。
	※ Aの条件：CP５までを動作させていること。
	※ Sの条件：考察課題による。
注意点	編集したファイルがどれで、合成したファイルがどれか、拡張子で見分ける。
	ツールのセットアップに手間取った人は、早い段階でTAや講師に確認を受けて下さい。
考察課題 報告内容
	開発手法における「ウォーター・フォール・モデル」と、「スパイラル・モデル」について調べ、HDLを用いた開発のメリットを考察して下さい。（Sレポートの条件）
	その他