回数	第10回	課題	ＨＤＬ言語の導入
目的	Verilog-HDLにより論理合成を行う手順を習得し、HDL言語による記述から 回路を合成し、CPLDに実装するまでの手順を理解する。
到達目標	（１）　1bit×２入力を切り替えるMUXを作成し、SWでLEDに切り替え表示させる。[実習CP1]
	（２）　4bitフルアダーに、４ビットSWと４ビットのカウンタの値を加算する課題回路を動作させる[CP2]
	（３）　デコーダを記述して、数字を表示させる（二桁同じで構わない）。[CP3]
	（４）　2kHzのクロックでMUXを動作させ、２桁の数値を表示させる。[CP4]
	（５）　１６進２桁のカウントアップを動作させる。[CP5]
	（６）　１〜６の６進カウンタを動作させる。１０の位は「非表示」とする。[CP6]
	（７）　START/STOP、クリアをスイッチで与え、サイコロを作成する。[CP7]
作業手順	（１）　基本的な動作は前回と同じ。
	※ Aの条件：CP6までを動作させていること。
	※ Sの条件：HDLの記述から、どんな回路が合成されているかを、それぞれ明記して報告する。逆に言えば、実際に合成されている回路は、回路図での確認ができないため、個別に確認して「結果的に動作している」ならば、Aの評価はありえる。
注意点	ブロッキング代入（組み合わせ論理回路）と、ノンブロッキング代入（順序論理回路）の違いに注意。
	always@(センシティビティリスト)の中身に注意する。ノンブロッキング代入では、クロックなどのトリガを指定する
	クロックは、クロック以外の用途には使用しない。（使用しない指定方法を工夫する。）
考察課題 報告内容	ブロッキング代入と、ノンブロッキング代入で、動作がどう異なるか考察する。
	その他